2
关注
2359
浏览

FPGA设计中如何实现同步时序电路的延时?

您还未登录!暂时最多只可查看 1 条回答

登录! 还没有账号?去注册

LX3345680188 二阶会员 用户来自于: 上海市
2021-12-28 22:18

首先说说异步电路的延时实现:异步电路一半是通过加buffer、两级与非门等来实现延时(我还没用过所以也不是很清楚),但这是不适合同步电路实现延时的。在同步电路中,对于比较大的和特殊要求的延时,一半通过高速时钟产生计数器,通过计数器来控制延时;对于比较小的延时,可以通过触发器打一拍,不过这样只能延迟一个时钟周期。


关于作者

问题动态

发布时间
2021-12-28 22:18
更新时间
2021-12-28 22:18
关注人数
2 人关注

推荐内容

对于多位的异步信号如何进行同步?
系统最高速度计算(最快时钟频率)和流水线设计思想?
什么是同步逻辑和异步逻辑?
HDL语言的层次概念?
什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
IC设计中同步复位与异步复位的区别?
用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?
FPGA设计中对时钟的使用?(例如分频等)
什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
FPGA芯片内有哪两种存储器资源?